AI 칩 설계 스타트업 Verkor.io는 자사의 에이전트형 AI 시스템 Design Conductor가 219단어 분량의 요구사항 문서에서 출발해 12시간 만에 검증된 레이아웃 준비형 RISC-V CPU 코어를 만들었다고 밝혔다. 다만 VerCore는 실제 칩으로 제작되지 않았으며, 시뮬레이션으로 검증됐다.

Verkor.io가 3월에 발표한 연구 논문에 따르면 VerCore는 5단계 파이프라인을 갖춘 순차 실행·단일 발행 코어다. ASAP7 7nm 공정 설계 키트에서 1.48GHz 타이밍을 달성했고, CoreMark 점수는 3,261이다. 파이프라인은 명령어 인출, 디코드, 실행, 메모리, 기록 단계로 구성되며 조기 분기 판정과 피연산자 전달을 적용했다.

최적화 과정에서 시스템은 2.57GHz로 동작하는 Booth-Wallace 곱셈기를 구현했다. 분기 지연이 1사이클인 방식과 2사이클인 방식을 모두 구현·시험한 뒤 1사이클 설계를 선택했다고 Verkor.io는 설명했다. 회사는 VerCore의 CoreMark 성능을 2011년 Penryn 아키텍처 기반 모바일 칩인 Intel Celeron SU2300과 비교했다. Penryn 관련 자료

이 설계에는 캐시와 비순차 실행이 없어 업계 기준으로는 비교적 단순하다. 논문은 최첨단 칩 개발에 수억 달러 이상과 수백 명 규모의 엔지니어링 팀, 18~36개월이 들 수 있다고 언급하지만, VerCore는 그런 칩보다 훨씬 단순한 설계다. 그럼에도 사양서부터 GDSII 레이아웃까지 자율적으로 진행한 12시간은 주목할 만한 결과라고 회사는 주장한다. 이 과정에는 수백억 개에 이르는 토큰이 필요했다고 한다.

VerCore는 물리적으로 제작되지 않았다. 검증에는 RISC-V ISA 참조 시뮬레이터 Spike가 사용됐으며, ASAP7은 실제 양산용 7nm 공정이 아니라 학술 연구용 설계 키트다. Verkor.io는 시뮬레이션에서 uCLinux 변형을 실행할 수 있다고 밝혔다.

논문은 언어 모델의 한계도 설명한다. 에이전트가 일부 문제 해결에 필요한 작업의 복잡성을 낮게 평가했고, 타이밍을 맞추지 못했을 때 간단한 원인을 찾기보다 파이프라인을 깊게 만드는 큰 변경을 시도한 사례가 있었다. 연구진은 또 모델이 이벤트 기반 언어인 Verilog를 순차 코드처럼 추론하는 경우를 관찰했다. 이 점이 기능적 정확성에는 영향을 주지 않았지만 타이밍 문제를 디버깅하기 어렵게 했다고 설명했다.

연구진은 생산 단계에 적합한 칩으로 발전시키려면 사람 전문가 5~10명이 시스템을 이끌어야 할 것으로 추정했다. 설계 복잡도가 높아질수록 필요한 컴퓨팅 자원도 비선형적으로 증가해 상업적 규모에서의 실용성이 떨어질 수 있다. Verkor.io는 4월 말까지 VerCore의 RTL 소스와 빌드 스크립트를 공개하고, DAC에서 FPGA 구현을 선보일 계획이라고 밝혔다.

이전에도 2023년 중국 연구진이 5시간 이내에 RISC-V CPU를 설계한 사례와 QiMeng 프로젝트가 있었다. Verkor.io는 Design Conductor가 사양서부터 GDSII까지 전체 설계 과정을 자율적으로 처리한다는 점에서 차이가 있다고 주장한다. 다만 이들 AI 설계 칩과 마찬가지로 VerCore에도 실제 실리콘 구현은 없다.

관련 자료: 포토닉스와 고속 데이터 이동, 데이터센터 냉각 현황, AI 데이터센터의 에너지 수요, Ultra Ethernet, 2023년 중국 연구진의 RISC-V CPU 설계.

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Luke James